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    • 专利摘要:
    Eine Halbleitervorrichtung enthält einen ersten Feldeffekttransistor (20), der eine Source (S1) und eine Gate (G1) enthält und in einem Siliziumkarbidsubstrat (10) angeordnet ist, und einen zweiten Feldeffekttransistor (21), der einen Drain (D2) und ein Gate (G2) enthält und im Substrat (10) angeordnet ist. Der Drain (D2) des zweiten Feldeffekttransistors (21) ist mit der Source (S1) des ersten Feldeffekttransistors (20) verbunden. Das Gate (G2) des zweiten Feldeffekttransistors (21) ist mit dem Gate (G1) des ersten Feldeffekttransistors (20) verbunden.
    公开号:DE102004006537A1
    申请号:DE200410006537
    申请日:2004-02-10
    公开日:2004-08-26
    发明作者:Rajesh Kariya Kumar；Andrei Mihaila；Florin Udrea
    申请人:Denso Corp；
    IPC主号:H01L21-04
    专利说明:
    [0001] Die vorliegende Erfindung betriffteine durch ein Siliziumkarbidsubstrat gebildete Halbleitervorrichtungund ein Verfahren zur Herstellung derselben.
    [0002] Es ist ein Metalloxid-Halbleiterfeldeffekttransistor(d.h. MOSFET), der durch ein Siliziumkarbidsubstrat (d.h. SiC-Substrat)gebildet wird, bekannt. Es ist notwendig, daß der MOSFET in einem Normal-Aus-Betriebarbeitet. Hier bedeutet der Normal-Aus-Betrieb, daß kein Stromim MOSFET fließt, wenndie Gatespannung Null beträgt.Der aus dem SiC-Substrat (z.B. 4H-SiC) ausgebildete MOSFET besitzteine geringere Beweglichkeit und eine geringere Zuverlässigkeit,so daß derMOSFET eine schlechte Leistungsfähigkeitbesitzt.
    [0003] Andererseits ist zum Beispiel inder US-Patentschrift Nr. 5 396 089 ein durch ein SiC-Substrat gebildeterSperrschicht-Feldeffekttransistor (d.h. JFET) beschrieben. DieserJFET wird durch das SiC-Substrat ausgebildet und arbeitet in einemNormal-Ein-Betrieb. Hier bedeutet der Normal-Ein-Betrieb, daß ein vorbestimmterStrom im JFET fließt, wenndie Gatespannung Null beträgt.Der JFET besitzt eine hohe Spannungsfestigkeit und einen niedrigenDurchlasswiderstand. Außerdemist in der obigen Patentschrift eine Halbleitervorrichtung beschrieben,die aus dem JFET und einem MOSFET zusammengesetzt ist. Der JFETist ein Transistor vom Typ Normal-Ein-Betrieb und aus einem SiC-Substratausgebildet, und der MOSFET besitzt eine niedrige Spannungsfestigkeitund ist aus einem Silizium substrat (d.h. Si) ausgebildet, so daß die Vorrichtunginsgesamt in einem Normal-Aus-Betrieb arbeitet. Im Speziellen besitztder MOSFET (d.h. Si-MOSFET) bei einer vergleichsweise niedrigenDrainspannung (d.h. eine niedrige Sperrspannung) eine hohe Spannungsfestigkeit.Der JFET (SiC-JFET) besitzt bei einer vergleichsweise hohen Drainspannung(d.h. eine hohe Sperrspannung) durch Ausdehnung einer Verarmungsschichtim SiC-JFET eine hohe Spannungsfestigkeit.
    [0004] Die obige Vorrichtung besteht jedochaus zwei Transistoren, wobei einer aus einem Si-Substrat und derandere aus einem SiC-Substrat ausgebildet ist. Dementsprechend benötigt dieVorrichtung zwei Chips, d.h. einen Si-Chip und einen SiC-Chip. Daher werdenein Gehäuse,die die Vorrichtung unterbringt, die Leitungsverluste einer Verdrahtungin der Vorrichtung groß.Da außerdemdie Vorrichtung den Si-MOSFET enthält, funktioniert die Vorrichtungnicht bei hohen Temperaturen wie zum Beispiel bei einer Temperaturvon mehr als 220°C.
    [0005] In der japanischen ungeprüften PatentoffenlegungsschriftNr. 2003-31591 (d.h. US-Patentschrift Nr. 6 576 929) ist eine andereVorrichtung beschrieben. Diese Vorrichtung besteht aus zwei vertikalen JFETs,die in demselben Substrat aus SiC kombiniert und integriert sind.Ein JFET arbeitet in einem Normal-Ein-Betrieb und der andere JFETin einem Normal-Aus-Betrieb, so daß die Vorrichtung insgesamtin einem Normal-Aus-Betrieb arbeitet. Die Vorrichtung besitzt jedocheinen komplizierten Aufbau, so daß die Herstellungskosten derVorrichtung groß sind.Außerdemist die Herstellungstoleranz der Vorrichtung groß.
    [0006] Daher ist es eine Aufgabe der vorliegenden Erfindung,eine Halbleitervorrichtung, die ein SiC-Substrat auf weist, und einVerfahren zur Herstellung derselben anzugeben, wobei die Vorrichtungein hohe Leistungsfähigkeitbesitzt und mit geringen Kosten hergestellt wird.
    [0007] Diese Aufgabe wird mit den Merkmalengemäß der unabhängigen Ansprüche gelöst. Abhängige Ansprüche sindauf bevorzugte Ausführungsformengerichtet.
    [0008] Eine Halbleitervorrichtung enthält einenersten Feldeffekttransistor, der eine Source und ein Gate enthält und ineinem Siliziumkarbidsubstrat angeordnet ist, und einen zweiten Feldeffekttransistor,der einen Drain und ein Gate enthält und im Substrat angeordnetist. Der Drain des zweiten Feldeffekttransistors ist mit der Sourcedes ersten Feldeffekttransistors verbunden. Das Gate des zweitenFeldeffekttransistors ist mit dem Gate des ersten Feldeffekttransistorsverbunden.
    [0009] Die obige Vorrichtung wird durcheinen einzigen Chip ausgebildet, d.h. demselben Siliziumkarbidsubstrat.Dementsprechend kann ein Gehäusezur Unterbringung der Vorrichtung verkleinert und die Leitungsverlusteder Verdrahtung in der Vorrichtung verringert werden. Da außerdem dieVorrichtung durch das Siliziumkarbidsubstrat ausgebildet ist, kanndie Vorrichtung bei hohen Temperaturen zufriedenstellend arbeiten.
    [0010] Da die Vorrichtung außerdem ausdem lateralen Feldeffekttransistor und dem Sperrschicht-Feldeffekttransistorzusammengesetzt ist, besitzt sie einen einfachen Aufbau. Daher sinddie Herstellungskosten der Vorrichtung vergleichsweise gering. Außerdem istdie Herstellungstoleranz der Vorrichtung gering und die Vorrichtungzeigt eine hohe Leistungsfähigkeit.
    [0011] Außerdem steuert der bei einerniedrigen Spannung arbeitende laterale Feldeffekttransistor denSperrschicht-Feldeffekttransistor,der eine hohe Spannungsfestigkeit und einen niedrigen Durchlasswiderstandbesitzt. Somit besitzt die Vorrichtung insgesamt eine hohe Spannungsfestigkeitund kann leicht gesteuert werden, so daß die Vorrichtung eine hoheLeistungsfähigkeitbesitzt.
    [0012] Vorzugsweise enthält das Substrat eine ersteSchicht aus Siliziumkarbid, die stark mit einer ersten Verunreinigungeines ersten Leitungstyps dotiert ist, eine zweite Schicht aus Siliziumkarbid,die leicht mit der ersten Verunreinigung dotiert ist, und eine dritteSchicht aus Siliziumkarbid, die mäßig mit der ersten Verunreinigungdotiert ist. Die zweite Schicht ist auf der ersten Schicht angeordnet,und die dritte Schicht ist auf der zweiten Schicht angeordnet. Das Substratenthältweiterhin: einen ersten Verunreinigungsdiffusionsbereich, der starkmit der ersten Verunreinigung dotiert ist, und einen zweiten Verunreinigungsdiffusionsbereich,der stark mit einer zweiten Verunreinigung eines zweiten Leitungstypsdotiert ist. Der zweite Verunreinigungsdiffusionsbereich ist in derzweiten Schicht in der Näheeiner Grenze zwischen der zweiten Schicht und der dritten Schichtangeordnet und deckt einen vorbestimmten Bereich der Grenze ab.Die dritte Schicht besitzt erste, zweite und dritte Oberflächenabschnitte,und der erste Verunreinigungsdiffusionsbereich ist in jedem derersten, zweiten und dritten Oberflächenabschnitte der dritten Schichtangeordnet. Der erste Feldeffekttransistor ist ein vertikaler Sperrschicht-Feldeffekttransistormit der Source, dem Gate, einem Drain und einem Kanal. Die Sourcedes ersten Feldeffekttransistors ist der im ersten Oberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich, der Drain des erstenFeldeffekttransistors ist die erste Schicht, das Gate des erstenFeldeffekttransistors ist der zweite Verunreinigungsdiffusionsbereichund der Kanal des ersten Feldeffekttransistors ist ein Teil derzweiten Schicht in der Näheder Grenze zwischen der zweiten Schicht und der dritten Schicht,wobei der Teil der zweiten Schicht nicht von dem zweiten Verunreinigungsdiffusionsbereichbedeckt ist. Der zweite Feldeffekttransistor ist ein lateraler Sperrschicht-Feldeffekttransistormit einer Source, dem Gate, dem Drain und einem Kanal. Die Sourcedes zweiten Feldeffekttransistors ist der in dem zweiten Oberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich, der Drain deszweiten Feldeffekttransistors ist der in dem dritten Oberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich, das Gate deszweiten Feldeffekttransistors ist der zweite Verunreinigungsdiffusionsbereichund der Kanal des zweiten Feldeffekttransistors ist die dritte Schicht. Derzweite Oberflächenabschnittist vom dritten Oberflächenabschnittgetrennt.
    [0013] Weiter vorzugsweise enthält die Vorrichtung außerdem einein der dritten Schicht angeordnete Abtrennung, die den zweiten Verunreinigungsdiffusionsbereicherreicht. Die Abtrennung trennt die dritte Schicht in einen erstenTeil und einen zweiten Teil. Die Source des ersten Feldeffekttransistorsist in dem ersten Teil angeordnet, und der zweite Feldeffekttransistorist in dem zweiten Teil angeordnet. In diesem Fall verhindert dieAbtrennung eine gegenseitige Beeinflussung zwischen dem Sperrschicht-Feldeffekttransistorund dem lateralen Feldeffekttransistor.
    [0014] Weiter vorzugsweise bedeckt der zweiteVerunreinigungsdiffusionsbereich fast den gesamten Bereich der Grenzezwischen der zweiten Schicht und der dritten Schicht mit der Ausnahmedes Kanals des ersten Feldeffekttransistors. Der zweite Verunreinigungsdiffusionsbe reichtrennt den zweiten Teil und die zweite Schicht. In diesem Fall wirdein in dem Sperrschicht-Feldeffekttransistorerzeugtes Rauschen daran gehindert, in den zweiten Teil einzudringen,so daß derim zweiten Teil angeordnete laterale Feldeffekttransistor vor diesemRauschen geschützt ist.
    [0015] Außerdem enthält eine Halbleitervorrichtung einenersten Feldeffekttransistor, der eine Source und ein Gate enthält und ineinem Siliziumkarbidsubstrat angeordnet ist, und einen zweiten Feldeffekttransistor,der einen Drain und eine Source enthält und im Substrat angeordnetist. Der Drain des zweiten Feldeffekttransistors ist mit der Sourcedes ersten Feldeffekttransistors verbunden. Die Source des zweitenFeldeffekttransistors ist mit dem Gate des ersten Feldeffekttransistorsverbunden.
    [0016] In der obigen Vorrichtung können einGehäusezur Unterbringung der Vorrichtung verkleinert und die Leitungsverlusteeiner Verdrahtung in der Vorrichtung verringert werden. Die Vorrichtungkann bei hohen Temperaturen zufriedenstellend arbeiten. Außerdem besitztdie Vorrichtung einen einfachen Aufbau, so daß die Herstellungskosten derVorrichtung vergleichsweise gering sind. Außerdem ist die Herstellungstoleranzder Vorrichtung klein, und die Vorrichtung besitzt eine hohe Leistungsfähigkeit.Außerdem besitztdie Vorrichtung eine hohe Spannungsfestigkeit und kann leicht gesteuertwerden, so daß die Vorrichtungeine hohe Leistungsfähigkeitbesitzt.
    [0017] Vorzugsweise enthält das Substrat eine ersteSchicht aus Siliziumkarbid, die stark mit einer ersten Verunreinigungeines ersten Leitungstyps dotiert ist, eine zweite Schicht aus Siliziumkarbid,die leicht mit der ersten Verunreinigung dotiert ist, und eine dritteSchicht aus Siliziumkarbid, die mäßig mit der ersten Verunreinigung dotiertist. Die zweite Schicht ist auf der ersten Schicht angeordnet, unddie dritte Schicht ist auf der zweiten Schicht angeordnet. Das Substratenthältaußerdemeinen ersten Verunreinigungsdiffusionsbereich, der stark mit derersten Verunreinigung dotiert ist, und einen zweiten Verunreinigungsdiffusionsbereich,der stark mit einer zweiten Verunreinigung eines zweiten Leitungstypsdotiert ist. Der zweite Verunreinigungsbereich ist in der zweiten Schichtin der Näheeiner Grenze zwischen der zweiten Schicht und der dritten Schichtangeordnet und bedeckt einen vorbestimmten Bereich der Grenze. Diedritte Schicht besitzt erste, zweite und dritte Oberflächenabschnitte,und der erste Verunreinigungsdiffusionsbereich ist in jedem derersten, zweiten und dritten Oberflächenabschnitte der dritten Schichtangeordnet. Der erste Feldeffekttransistor ist ein vertikaler Sperrschicht-Feldeffekttransistormit der Source, dem Gate, einem Drain und einem Kanal. Die Sourcedes ersten Feldeffekttransistors ist der in dem ersten Oberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich, der Drain desersten Feldeffekttransistors ist die erste Schicht, das Gate desersten Feldeffekttransistors ist der zweite Verunreinigungsdiffusionsbereichund der Kanal des ersten Feldeffekttransistors ist ein Teil der zweitenSchicht in der Näheder Grenze zwischen der zweiten Schicht und der dritten Schicht,wobei der Teil der zweiten Schicht nicht vom zweiten Verunreinigungsdiffusionsbereichbedeckt ist. Der zweite Feldeffekttransistor ist ein lateraler Anreicherungs-Feldeffekttransistormit der Source, einem Gate, dem Drain und einem Kanal. Die Sourcedes zweiten Feldeffekttransistors ist der in dem zweiten Oberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich, der Drain deszweiten Feldeffekttransistors ist der im dritten Oberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich, das Gate deszweiten Feldeffekttransistors ist durch eine E lektrode ausgebildet,die auf der dritten Schicht durch einen Isolierfilm und zwischenden zweiten und dritten Oberflächenabschnittenangeordnet ist, und der Kanal des zweiten Feldeffekttransistorsist die dritte Schicht. Der zweite Oberflächenabschnitt ist vom drittenOberflächenabschnittgetrennt.
    [0018] Vorzugsweise enthält das Substrat eine ersteSchicht aus Siliziumkarbid, die stark mit einer ersten Verunreinigungeines ersten Leitungstyps dotiert ist, eine zweite Schicht aus Siliziumkarbid,die leicht mit der ersten Verunreinigung dotiert ist, und eine dritteSchicht, die mäßig mitder ersten Verunreinigung dotiert ist. Die zweite Schicht ist aufder ersten Schicht angeordnet, und die dritte Schicht ist auf der zweitenSchicht angeordnet. Das Substrat enthält weiterhin einen ersten Verunreinigungsdiffusionsbereich,der stark mit der ersten Verunreinigung des ersten Leitungstypsdotiert ist, einen zweiten Verunreinigungsdiffusionsbereich, derstark mit einer zweiten Verunreinigung eines zweiten Leitungstypsdotiert ist, und einen dritten Verunreinigungsdiffusionsbereich,der mäßig mitder zweiten Verunreinigung dotiert ist. Der zweite Verunreinigungsdiffusionsbereichist in der zweiten Schicht in der Nähe einer Grenze zwischen derzweiten Schicht und der dritten Schicht angeordnet und bedeckt einenvorbestimmten Bereich der Grenze. Die dritte Schicht besitzt erste,zweite und dritte Oberflächenabschnitte,und der dritte Verunreinigungsdiffusionsbereich ist in einem viertenOberflächenabschnittder dritten Schicht angeordnet. Der erste Verunreinigungsdiffusionsbereichist in jedem der ersten, zweiten, und dritten Oberflächenabschnitteder dritten Schicht angeordnet. Der erste Feldeffekttransistor istein vertikaler Sperrschicht-Feldeffekttransistor mit der Source, demGate, einem Drain und einem Kanal. Die Source des ersten Feldeffekttransistorsist der in dem ersten Oberflächenab schnittangeordnete erste Verunreinigungsdiffusionsbereich, der Drain desersten Feldeffekttransistors ist die erste Schicht, das Gate desersten Feldeffekttransistors ist der zweite Verunreinigungsdiffusionsbereichund der Kanal des ersten Feldeffekttransistors ist ein Teil derzweiten Schicht in der Näheder Grenze zwischen der zweiten Schicht und der dritten Schicht,wobei der Teil der zweiten Schicht nicht vom zweiten Verunreinigungsdiffusionsbereichbedeckt ist. Der zweite Feldeffekttransistor ist ein lateraler inverserFeldeffekttransistor mit der Source, einem Gate, dem Drain und einemKanal. Die Source des zweiten Feldeffekttransistors ist der im zweitenOberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich, der Drain deszweiten Feldeffekttransistors ist der im dritten Oberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich, das Gate deszweiten Feldeffekttransistors ist durch eine Elektrode ausgebildet, dieauf dem dritten Verunreinigungsdiffusionsbereich durch einen Isolierfilmund zwischen dem zweiten und dritten Oberflächenabschnitt angeordnet ist,und der Kanal des zweiten Feldeffekttransistors ist der dritte Verunreinigungsdiffusionsbereich.Der zweite Oberflächenabschnittist vom dritten Oberflächenabschnittgetrennt, und der zweite und dritte Oberflächenabschnitt kontaktiert dendritten Verunreinigungsdiffusionsbereich.
    [0019] Außerdem wird ein Verfahren zurHerstellung einer Halbleitervorrichtung angegeben. Die Vorrichtungenthälteinen lateralen Feldeffekttransistor und einen vertikalen Sperrschicht-Feldeffekttransistor,die in einem Siliziumkarbidsubstrat integriert sind. Das Verfahrenenthältdie Schritte: Vorbereiten einer ersten Schicht aus Siliziumkarbid,die stark mit einer ersten Verunreinigung eines ersten Leitungstypsdotiert ist, wobei die erste Schicht einen Drain des Sperrschicht-Feldeffekttransistorsbildet, Ausbilden einer zweiten Schicht auf der ersten Schicht,wobei die zweite Schicht aus Siliziumkarbid besteht, leicht mitder ersten Verunreinigung dotiert ist und einen Kanal des Sperrschicht-Feldeffekttransistorsbildet, Ausbilden eines zweite Verunreinigungsdiffusionsbereiches,der stark mit einer zweiten Verunreinigung eines zweiten Leitungstypsdotiert ist, in einem vorbestimmten Oberflächenabschnitt der zweiten Schicht angeordnetist und ein Gate des Sperrschicht-Feldeffekttransistors bildet, Ausbildeneiner dritten Schicht aus Siliziumkarbid, die mäßig mit der ersten Verunreinigungdotiert und auf der zweiten Schicht und dem zweiten Verunreinigungsdiffusionsbereichangeordnet ist, und Ausbilden eines ersten Verunreinigungsdiffusionsbereiches,der stark mit der ersten Verunreinigung dotiert ist, jeweils inden ersten, zweiten und dritten Oberflächenabschnitten der dritten Schichtangeordnet ist und jeweils eine Source des Sperrschicht-Feldeffekttransistorsund eine Source und einen Drain des lateralen Feldeffekttransistors bildet.
    [0020] In der obigen Vorrichtung können einGehäusezur Unterbringung der Vorrichtung verkleinert und die Leitungsverlusteeiner Verdrahtung in der Vorrichtung verringert werden. Die Vorrichtungkann bei hohen Temperaturen zufriedenstellend arbeiten. Außerdem besitztdie Vorrichtung einen einfachen Aufbau, so daß die Herstellungskosten derVorrichtung vergleichsweise gering sind. Außerdem ist die Herstellungstoleranzder Vorrichtung gering, und die Vorrichtung besitzt eine hohe Leistungsfähigkeit.Außerdem besitztdie Vorrichtung eine hohe Spannungsfestigkeit und kann leicht gesteuertwerden, so daß die Vorrichtungeine hohe Leistungsfähigkeitbesitzt.
    [0021] Die obige und weitere Aufgaben, Merkmale undVorteile der vorliegenden Erfindung werden anhand der folgenden detailliertenBeschreibung mit Bezug auf die zugehörigen Zeichnungen deutlich.Es zeigen:
    [0022] 1A einenQuerschnitt einer Halbleitervorrichtung gemäß einer ersten Ausführungsformder vorliegenden Erfindung,
    [0023] 2 einErsatzschaltbild der Vorrichtung gemäß der ersten Ausführungsform,
    [0024] 3A und 3B Graphen, die eine jeweilige Beziehungzwischen dem Strom und der Spannung der Vorrichtung in einem Durchlasszustand(on-state) und einem Sperrzustand (off-state) zeigen, gemäß der erstenAusführungsform,
    [0025] 4 einenQuerschnitt zur Erläuterungeiner Verarmungsschicht in der Vorrichtung gemäß der ersten Ausführungsform,
    [0026] 5 einenGraphen, der eine Beziehung zwischen einer Drainspannung VD und einer Gesamtdrainspannung VDD zeigt,
    [0027] 6 einErsatzschaltbild der Vorrichtung mit einem Si-MOSFET gemäß der erstenAusführungsform,
    [0028] 7A bis 7C Querschnitte zur Erläuterung einesHerstellungsverfahrens der Vorrichtung gemäß der ersten Ausführungsform,
    [0029] 8A und 8B Querschnitte zur Erläuterung desHerstellungsverfahrens der Vorrichtung gemäß der ersten Ausführungsform,
    [0030] 9A und 9B Querschnitte zur Erläuterung desHerstellungsverfahrens der Vorrichtung gemäß der ersten Ausführungsform,
    [0031] 10 einenQuerschnitt einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform dervorliegenden Erfindung,
    [0032] 11 einErsatzschaltbild der Vorrichtung gemäß der zweiten Ausführungsform,
    [0033] 12 einQuerschnitt einer Halbleitervorrichtung gemäß einer dritten Ausführungsformder vorliegenden Erfindung, und
    [0034] 13 einErsatzschaltbild der Vorrichtung gemäß der dritten Ausführungsform.
    [0035] In den 1 und 2 ist eine Halbleitervorrichtung 100 gemäß einerersten Ausführungsformder vorliegenden Erfindung gezeigt. 2 stelltein der Vorrichtung 100 entsprechendes Ersatzschaltbild dar.Die Vorrichtung 100 enthält einen vertikalen Sperrschicht-Feldeffekttransistor(d.h. V-JFET) 20 und einen lateralen Sperrschicht-Feldeffekttransistor (d.h.L-JFET) 21, die in einem Halbleitersubstrat 10 ausSiliziumkarbid (d.h. SiC) ausgebildet sind (d.h. integriert). In 1 ist die Hälfte desV-JFET 20 gezeigt, wobei der ganze V-JFET 20 aneiner Symmetrieachse der Linie A-A der 1 geteilt wurde. Jede Einheit wird durchVerdopplung eines als LA in 1 gezeigtenBereichs vorgesehen. Insbesondere wird der Bereich LA verdoppelt,um die andere Seite der Symmetrieachse A-A zur Ausbildung der Einheitauszubilden. Daher besitzt die Einheit eine Länge des zweifa chen BereichsLA (d.h. 2 × LA).Im Gegensatz dazu wird die Einheit an der Symmetrieachse A-A gefaltet,so daß derBereich LA wie in 1 gezeigtbereitgestellt wird. Somit besitzt die Einheit eine Liniensymmetrie.Die Vorrichtung 100 wird durch Wiederholung der Einheitvorgesehen.
    [0036] Das Halbleitersubstrat 10 enthält die erste Schicht 1 einerLeitfähigkeitvom N+-Typ, die zweite Schicht 2 einerLeitfähigkeitvom N--Typ und die dritte Schicht 3 einerLeitfähigkeitvom N-Typ. Die zweite Schicht vom N--Typ ist auf der erstenSchicht vom N+ Typ 1 angeordnetund die dritte Schicht vom N-Typ 3 ist auf der zweitenSchicht 2 angeordnet. Diese erste, zweite und dritte Schichtbestehen aus SiC. Ein Verunreinigungsdiffusionsbereich vom P+-Typ 4 mit einer Leitfähigkeitvom P+-Typ ist in der zweiten Schicht 2 inder Näheeiner Grenze zwischen der zweiten Schicht 2 und der drittenSchicht 3 angeordnet. Der Diffusionsbereich 4 bedeckteinen vorbestimmten Teil der Grenze, d. h. er bedeckt einen vorbestimmten Oberflächenabschnittder zweiten Schicht 2. Ein Verunreinigungsdiffusionsbereichvom N+-Typ 5 mit einer Leitfähigkeitvom N+-Typ ist in der dritten Schicht 3 angeordnet,insbesondere in einem vorbestimmten Oberflächenabschnitt der dritten Schicht 3.
    [0037] In dem V-JFET 20 dient derVerunreinigungsdiffusionsbereich vom N+-Typ 5 alseine Source S1, die erste Schicht vom N+-Typ 1 dientals ein Drain D1 und der Verunreinigungsdiffusionsbereich vom P+-Typ 4 dient als ein Gate Dl. Außerdem dientein Bereich C1, der an der Grenze zwischen der zweiten Schicht vomN--Typ 2 und der dritten Schichtvom N-Typ 3 angeordnet und nicht mit dem Verunreinigungsdiffusionsbereichvom P+-Typ 4 bedeckt ist, als einKanal C1.
    [0038] In dem L-JFET 21 sind zweiVerunreinigungsdiffusionsbereiche vom N+-Typ 5 separatin dem Oberflächenabschnittder dritten Schicht 3 angeordnet und dienen als eine jeweiligeSource S2 und ein jeweiliger Drain D2. Der Verunreinigungsdiffusionsbereichvom P+-Typ 4, der derselbe Teilwie der des V-JFET 20 ist, dient als ein Gate G2. Die dritteSchicht vom N-Typ 3 dient als ein Kanal C2.
    [0039] In 1 isteine Elektrode 1a auf der ersten Schicht 1 angeordnet,drei Elektroden 5a sind auf dem N+-Verunreinigungsdiffusionsbereich 5 angeordnet,und eine Elektrode 4a ist auf dem P+-Verunreinigungsdiffusionsbereich 4 angeordnet.Eine Isolierung 9 ist an einer Seitenwandoberfläche einerAbtrennung 90 angeordnet. Die Abtrennung 90 erreicht denP+-Verunreinigungsdiffusionsbereich 4.Die Isolierung 9 enthältein Durchgangsloch zur Verbindung der Elektrode 4a mitdem P+-Diffusionsbereich 4.
    [0040] In der Halbleitervorrichtung 100 istder Drain D2 des L-JFET 21 mit der Source S1 des V-JFET 20 verbunden.Das Gate G1 des V-JFET 20 und das Gate G2 des L-JFET 21 sindgemeinsam auf dem P+-Verunreinigungsdiffusionsbereich 4 ausgebildet. Dahersind in 1 das Gate G1des V-JFET 20 und das Gate G2 des L-JFET 21 alsdieselbe Linie und miteinander verbunden dargestellt.
    [0041] Somit ist die Vorrichtung 100 sobeschaffen, daß derV-JFET 20 und der L-JFET 21 in demselben SiC-Substrat 10 kombiniertund integriert sind. Außerdemist der Drain D2 des L-JFET 21 mit der Source S1 des V-JFET 20 verbunden,und das Gate G2 des L-JFET 21 ist mit dem Gate G1 des V-JFET 20 verbunden,so daß dieVorrichtung 100 als eine Vorrichtung mit drei Anschlüssen arbeitet.Außerdem wirddie Vorrichtung 100 durch einen einzigen Chip ausgebildet,der aus einem SiC-Substrat 10 besteht. Dementspre chendkönnenein Gehäusezur Unterbringung der Vorrichtung 100 verkleinert und dieLeitungsverluste einer Verdrahtung in der Vorrichtung 100 verringertwerden. Da außerdemdie Vorrichtung 100 keine Si-basierte Vorrichtung wie z.B. einen Si-MOSFET enthält,kann die Vorrichtung bei hohen Temperaturen wie z. B. einer Temperaturvon mehr als 200°Czufriedenstellend arbeiten.
    [0042] Da außerdem die Vorrichtung 100 ausdem L-JFET 21 und dem V-JFET 20 zusammengesetzt ist,besitzt die Vorrichtung 100 im Vergleich zu einer Vorrichtung, dieaus zwei V-JFETs besteht, einen einfachen Aufbau. Daher sind dieHerstellungskosten der Vorrichtung 100 vergleichsweisegering. Außerdemist die Herstellungstoleranz der Vorrichtung 100 niedrig,und die Vorrichtung 100 besitzt eine hohe Leistungsfähigkeit.
    [0043] In der dritten Schicht 3 derVorrichtung 100 ist die Abtrennung 90 ausgebildet,wobei die Isolierung 9 auf der Seitenwand der Abtrennung 90 angeordnetist. Die Abtrennung 90 erreicht den P+-Verunreinigungsdiffusionsbereich4. Die Abtrennung 90 teilt die dritte Schicht 3 derVorrichtung 100 in zwei Bereiche. Davon ist einer der ersteBereich 31, der die Source S1 des V-JFET 20 enthält, undder andere ist der zweite Bereich 32, der den L-JFET 21 enthält. Daherverhindert die Abtrennung 90 eine gegenseitige Beeinflussungzwischen dem V-JFET 20 und dem L-JFET 21.
    [0044] Der P+-Verunreinigungsdiffusionsbereich 4 bedecktfast den gesamten Bereich der Grenze zwischen der zweiten Schicht 2 undder dritten Schicht 3 mit Ausnahme des Kanals C1 des V-JFET 20.Daher trennt der P+-Verunreinigungsdiffusionsbereich 4 den zweitenBereich 32 von der zweiten Schicht 2. Dementsprechendwird ein im V-JFET 20 erzeugtesRauschen daran gehindert, in den zwei ten Bereich 32 einzudringen,so daß derim zweiten Bereich 32 angeordnete L-JFET 21 vordem Rauschen geschützt ist.
    [0045] Wie in 2 gezeigtist, arbeitet der L-JFET 21 im Vergleich zum V-JFET 20 beieiner niedrigen Spannung. Insbesondere steuert der bei der niedrigenSpannung arbeitende L-JFET 21 den V-JFET 20, dereine hohe Spannungsfestigkeit und einen niedrigen Durchlasswiderstandaufweist. Somit besitzt die Vorrichtung 100 insgesamt einehohe Spannungsfestigkeit und kann leicht gesteuert werden. Außerdem besitztdie Vorrichtung 100 eine hohe Leistungsfähigkeit.
    [0046] In den 3A und 3B sind durch Simulation erhalteneGraphen dargestellt, die eine jeweilige Beziehung zwischen einemStrom I und einer Spannung V der Vorrichtung 100 zeigen. 3A zeigt die Beziehung für einenFall, in dem die Vorrichtung 100 in einem Durchlasszustandist. Die jeweiligen Kurven der 3A wurdenfür eineGatespannung VG von 1,0V, 2,0V und 2,5Vermittelt. 3B zeigtdie Beziehung füreinen Fall, in dem die Vorrichtung 100 in einem Sperrzustandist. Die in 3B gezeigteKurve wurde füreine Gatespannung VG von –7,0V ermittelt. Hierliegt die Spannung VG an den Gates G1, G2an. Somit gelangt die Vorrichtung 100 in den Sperrzustand,wenn die Gatespannung VG negativ wird. Daherarbeitet die Vorrichtung 100 als eine Vorrichtung mit dreiAnschlüssenvollständigin einem Normal-Aus-Betrieb.
    [0047] 4 zeigteine Verarmungsschicht in der Vorrichtung 100, die durchSimulation bestimmt wurde. Hier beträgt die Gatespannung VG –7,0V,und die Drainspannung VD1 des Drain D1 desV-JFET 20 beträgt10V. In 4 zeigt einean beiden Seiten einer P-N-Grenze (d. h. der Grenze zwischen derzweiten Schicht 2 und der dritten Schicht 3) angeordnetegepunktete Linie einen Bereich der Verarmungsschicht, der sich inden zweiten und dritten Schichten 2, 3 ausdehnt.Wie in 4 gezeigt ist,blockiert die Verarmungsschicht den Kanal C1 des V-JFET 20 vollständig, dasich die Verarmungsschicht weiter ausdehnt, wenn die GatespannungVG –7,0Vbeträgt,so daß dieVorrichtung 100 in den Sperrzustand übergeht.
    [0048] Weiterhin wurden durch Simulationandere Ergebnisse fürdie Verarmungsschicht mit verschiedenen Werten für die Gatespannung VG und die Drainspannung VD1 erhalten.Diese zeigen, daß der KanalC1 des V-JFET 20 in einem Fall vollständig blockiert ist, in demdie Gatespannung VG etwa –3,0V beträgt. Wenndie Gatespannung VG –7,0V beträgt, dehnt sich die Verarmungsschichtnoch mehr aus, da die Drainspannung VD1 größer wird.Daher blockiert die Verarmungsschicht den Kanal C1 vollständig, wenndie Drainspannung VD1 größer wird.
    [0049] 5 zeigtjeweilige Beziehungen zwischen Drainspannungen VD1,VD2 und einer Gesamtdrainspannung VDD. Diejeweilige Drainspannung VD1, VD2 wirdan den Drain D1, D2 des V-JFET 20 oder des L-JFET 21 angelegt.Die Gesamtdrainspannung VDD wird durch Addierender Drainspannungen VD1, VD2 erhalten.Wenn die Gesamtdrainspannung VDD größer wird,wird die Drainspannung VD1 viel größer, so daß am V-JFET 20 einehohe Spannung anliegt. Am L-JFET 21 liegt jedoch eine vergleichsweiseniedrige Spannung an. Dementsprechend kann der L-JFET 21 inder Vorrichtung 100 bei einer niedrigen Spannung betriebenwerden.
    [0050] Die Vorrichtung 100 kannmit einem anderen Chip, wie es in 6 gezeigtist, gesteuert werden. Der andere Chip ist ein Si-MOSFET 40,der durch ein Siliziumsubstrat ausgebildet ist, und ist mit derVorrichtung 100 zur Steuerung derselben verbunden. In 6 zeigt der von einer Strich-Punkt-Linieumgebene Teil die Vorrichtung 100. Ein Drain D3 des Si-MOSFET 40 istmit der Source S2 des L-JFET 21 verbunden. Eine SourceS3 des Si-MOSFET 40 ist mit dem Gate G1, G2 des V-JFET 20 undL-JFET 21 verbunden, so daß an das Gate G1, G2 eine Sperrspannungangelegt wird. Somit wird die Vorrichtung 100 durch denSi-MOSFET 40 gesteuert.Dementsprechend arbeitet die Vorrichtung 100 mit dem Si-MOSFET 40 alseine Vorrichtung mit drei Anschlüssenim Normal-Aus-Betrieb.
    [0051] Da in 6 derSi-MOSFET 40 mit der Vorrichtung 100 verbundenist, kann die Vorrichtung 100 bei einer viel niedrigerenSpannung im Vergleich zur Vorrichtung 100 ohne den Si-MOSFET 40 betrieben werden.Insbesondere besitzt die Vorrichtung 100 mit dem Si-MOSFET 40 einehöhereSpannungsfestigkeit. Vorzugsweise geht der Si-MOSFET 40 inden Durchlasszustand über,wenn eine Gatespannung VG eines Gate G3im Si-MOSFET 40 in einem Bereich zwischen 5V und 10V liegt.In diesem Fall wird die Vorrichtung 100 bei einer bestimmtenSpannung wie z. B. der Spannung, die in einer Logikschaltung durch denSi-MOSFET 40 verwendet wird, gesteuert. Somit kann diegesamte Schaltung in der Vorrichtung 100 minimiert werden.Da der Si-MOSFET 40 ein anderer Si-Chip ist, der sich vomSiC-Chip, der dieVorrichtung 100 bildet, unterscheidet, kann er mit vergleichsweiseniedrigen Kosten hergestellt werden. Daher werden zusätzlicheHerstellungskosten durch die Hinzufügung des Si-MOSFET 40 vermieden,da letzterer ein Chip mit niedrigen Kosten ist. Im Folgenden wirddie Herstellung der Vorrichtung 100 beschrieben.
    [0052] Zunächst wird, wie es in 7A gezeigt ist, ein Siliziumkarbidsubstrat(d. h. SiC) als erste N+-Schicht 1 vorbereitet.Das SiC-Substrat 1 enthält Verunreinigungen vomN-Typ mit hoher Konzentration (d. h. das SiC-Substrat 1 iststark mit Verunreinigungen vom N-Typ dotiert).
    [0053] Danach wird eine SiC-Schicht alszweite N--Schicht 2 unter Verwendungder Epitaxie wie in 7B gezeigtabgeschieden. Die SiC-Schicht 2 enthält Verunreinigungen vom N-Typin geringer Konzentration (d. h. die SiC-Schicht 2 ist leicht mit Verunreinigungenvom N-Typ dotiert) .
    [0054] Wie in 7C gezeigtist, werden Verunreinigungen vom P-Typ stark in einem vorbestimmten Bereicheiner Oberflächeder SiC-Schicht 2 unter Verwendung der Ionenimplantationeingebracht, so daß derP+-Verunreinigungsdiffusionsbereich 4 ausgebildetwird. Der P+-Verunreinigungsdiffusionsbereich 4 istum einen vorbestimmten Bereich angeordnet, der die Grenze zwischender zweiten Schicht 2 und der dritten Schicht 3 bildenwird. Hier kann der P+-Verunreinigungsdiffusionsbereich 4 soausgebildet sein, daß dieP-Verunreinigungen unter Verwendung einer Ionenimplantation hoherEnergie tief implantiert werden, nachdem die dritte Schicht 3 wie obenbeschrieben ausgebildet wurde.
    [0055] Anschließend wird, wie es in 8A gezeigt ist, eine andereSiliziumkarbidschicht als die dritte Schicht vom N-Typ 3 unterVerwendung der Epitaxie abgeschieden. Die SiC-Schicht 3 enthält Verunreinigungenvom N-Typ in mäßiger Konzentration(d.h. die SiC-Schicht 3 ist mäßig mit Verunreinigungen vomN-Typ dotiert). Somit bilden das SiC-Substrat 1, die SiC-Schicht 2 unddie SiC-Schicht 3 das Halbleitersubstrat 10.
    [0056] Wie es in 8B gezeigt ist, werden Verunreinigungenvom N-Typ unter Verwendung der Ionenimplantation stark in einemvorbestimmten Bereich einer Oberfläche der Siliziumkarbidschicht 3 eingebracht,so daß derN+-Verunreinigungsdiffusionsbereich 5 ausgebildetwird. Der N+-Verunreinigungsdiffusionsbereich 5 istin der Oberflächeder dritten Schicht 3 angeordnet.
    [0057] Anschließend wird, wie es in 9A gezeigt ist, die SiC-Schicht 3 einemMesa-Ätzverfahrenunterzogen, um den P+-Verunreinigungsdiffusionsbereich4 zu erreichen, so daß einGraben 9t ausgebildet wird. Somit wird die dritte Schicht 3 inden ersten Bereich 31 und den zweiten Bereich 32 unterteilt.Danach wird, wie es in 9B gezeigtist, die Isolierung 9 auf der Seitenwandfläche desGrabens 9t ausgebildet, so daß die Abtrennung 90 voll-ständig ist.
    [0058] Danach wird das Durchgangsloch inder Isolierung 9 ausgebildet und dann jeweilige Elektroden 1a, 4a, 5a für das SiC-Substrat 1,den P+-Diffusionsbereich 4 undden N+-Verunreinigungsdiffusionsbereich 5 ausgebildet.In 9B sind die Elektrode 5a desDrain D2 des L-JFET 21 und die Elektrode 5a der SourceS1 des V-JFET 20 miteinander verbunden.
    [0059] Somit ist die Vorrichtung 100 vollständig. Das Herstellungsverfahrenzur Herstellung der Vorrichtung 100, die aus dem L-JFET 21 unddem V-JFET 20 besteht, ist im Vergleich zu demjenigen einerVorrichtung, die aus 2V-JFETsbesteht, einfach. Daher kann die Vorrichtung 100 mit geringenKosten hergestellt werden.
    [0060] Eine Halbleitervorrichtung 200 gemäß einer zweitenAusführungsformder vorliegenden Erfindung enthältden V-JFET und einenlateralen Anreicherungs-MOSFET (MOSFET im Anreicherungsmodus) (d.h.ACCUFET), die im Halbleitersub strat aus Siliziumkarbid integriertsind. Die Vorrichtung 200 ist in den 10 und 11 gezeigt.Die Vorrichtung 200 besitzt fast denselben Aufbau wie diein 1 gezeigte Vorrichtung 100.Der V-JFET 20 der Vorrichtung 200 arbeitet fastgenauso wie der V-JFET 20 der Vorrichtung 100.Hier ist die dem Gate G1 des V-JFET 20 entsprechende Gateelektrode 4a schematischals auf der Seitenwand des Substrats 10 angeordnet dargestellt.Die tatsächlicheGateelektrode 4a ist jedoch in einem Durchgangsloch ausgebildet, dasin der Isolierung 9 an einer vorbestimmten Position angeordnetist, so daß dieGateelektrode 4a mit dem P+-Verunreinigungsdiffusionsbereich 4 verbundenist.
    [0061] In dem ACCUFET 221 sindzwei Verunreinigungsdiffusionsbereiche 5 vom N+-Typgetrennt in einem Oberflächenabschnittder dritten Schicht 3 angeordnet, die entsprechend alseine Source S22 und einen Drain D22 dienen. Eine einem Gate G22des ACCUFET 221 entsprechende Gateelektrode 7 ist aufder dritten Schicht 3 durch einen Isolierfilm 6 ausgebildet.Die Gateelektrode 7 ist zwischen den beiden N+-Verunreinigungsdiffusionsbereichen 5 angeordnet,d. h. der Source S22 und dem Drain D22. Ein Kanal C22 des ACCUFET 221 istin dem Oberflächenabschnittder dritten Schicht 3 angeordnet. Insbesondere ist derKanal C22 zwischen der Source S22 und dem Drain D22 angeordnet.
    [0062] Der Drain D22 des ACCUFET 221 istmit der Source S1 des V-JFET 20 verbunden. Außerdem ist dieSource S22 des ACCUFET 221 mit dem Gate G1 des V-JFET verbunden,so daß andas Gate G1 des V-JFET 20 eine Sperrspannung angelegt ist. Somit wird der V-JFET 20 durch den ACCUFET 221 gesteuert.
    [0063] In der Vorrichtung 200 arbeitetder ACCUFET 221 im Normal-Aus-Betrieb, und der V-JFET 20 arbeitetim Normal-Ein-Betrieb.Daher arbeitet die durch eine Kombination des ACCUFET 221 unddes V-JFET 20 ausgebildete Vorrichtung 200 insgesamt alseine Vorrichtung mit drei Anschlüssenim Normal-Aus-Betrieb. Die Vorrichtung 200 wird durch eineneinzigen Chip gebildet, der aus einem Substrat 10 aus SiCbesteht. Dementsprechend könnenein Gehäusezur Unterbringung der Vorrichtung 200 minimiert und dieLeitungsverluste einer Verdrahtung in der Vorrichtung 200 verringertwerden. Da außerdem dieVorrichtung 200 keine Si-basierte Vorrichtung wie z. B.einen Si-MOSFET enthält,kann die Vorrichtung 200 bei hohen Temperaturen wie z.B. einer Temperatur von mehr als 200°C zufriedenstellend arbeiten. Außerdem besitztdie Vorrichtung 200 im Vergleich zu einer Vorrichtung, die aus zweiV-JFETs besteht, einen einfachen Aufbau. Daher sind die Herstellungskostender Vorrichtung 200 vergleichsweise gering. Außerdem istdie Herstellungstoleranz der Vorrichtung 200 gering, unddie Vorrichtung 200 besitzt eine hohe Leistungsfähigkeit.
    [0064] Das Verfahren zur Herstellung derVorrichtung 200 ist fast dasselbe wie das der in den 7A bis 9B fürdie Vorrichtung 100 gezeigte. Zusätzlich werden die Gateelektrode 7 undder Isolierfilm 6 zur Bereitstellung des Gate G22 des ACCUFET 221 zusätzlich erhöht.
    [0065] Die Abtrennung 90 ist inder dritten Schicht 3 angeordnet. Daher verhindert dieAbtrennung 90 eine gegenseitige Beeinflussung zwischendem V-JFET 20 und dem ACCUFET 221. Außerdem bedecktder P+-Verunreinigungsdiffusionsbereich 4 fast dengesamten Bereich der Grenze zwischen der zweiten Schicht 2 undder dritten Schicht 3 mit Ausnahme des Kanals C1 des V-JFET 20.Daher trennt der P+-Verunreinigungsdiffusionsbereich 4 denzweiten Bereich 32 von der zweiten Schicht 2.Dementsprechend wird ein im V-JFET 20 erzeugtesRauschen daran gehindert, in den zweiten Bereich 32 einzudringen,so daß derim zweiten Be reich 32 angeordnete ACCUFET 221 vordem Rauschen geschütztist.
    [0066] Wie in 11 gezeigtist, arbeitet der ACCUFET 221 bei einer im Vergleich zumV-JFET 20 niedrigen Spannung. Insbesondere steuert derbei der niedrigen Spannung arbeitende ACCUFET 221 den V-JFET 20,der eine hohe Spannungsfestigkeit und einen niedrigen Durchlasswiderstandaufweist. Somit besitzt die Vorrichtung 200 als Ganzeseine hohe Spannungsfestigkeit und kann leicht gesteuert werden.Außerdemist die Vorrichtung 200 eine Vorrichtung mit drei Anschlüssen, dieeine hohe Leistungsfähigkeitbesitzt und im Normal-Aus-Betrieb arbeitet.
    [0067] Eine Halbleitervorrichtung 300 gemäß einer drittenAusführungsformder vorliegenden Erfindung enthältden V-JFET und einenlateralen inversen MOSFET (MOSFET im inversen Modus) (d. h. INVFET),die im SiC-Substrat 10 integriert sind. Die Vorrichtung 300 istin den 12 und 13 gezeigt. Die Vorrichtung 300 besitztfast denselben Aufbau wie die in 1 gezeigteVorrichtung 100. Der V-JFET 20 der Vorrichtung 300 arbeitetfast genauso wie der V-JFET 20 der Vorrichtung 100.Hier ist die dem Gate G1 des V-JFET 20 entsprechende Gateelektrode 4a schematischals an der Seitenwand des Substrats 10 angeordnet dargestellt.Die tatsächlicheGateelektrode 4a ist jedoch an einem Durchgangsloch, dasan einer vorbestimmten Position in der Isolierung 9 angeordnetist, ausgebildet, so daß dieGateelektrode 4a mit dem P+-Verunreinigungsdiffusionsbereich 4 verbundenist.
    [0068] In der Vorrichtung 300 istein Verunreinigungsdiffusionsbereich 8 vom P-Typ, der Verunreinigungenvom P-Typ in mäßiger Konzentrationenthält, imOberflächenabschnittder dritten Schicht vom N-Typ 3 angeordnet.
    [0069] Im INVFET 321 sind zweiVerunreinigungsdiffusionsbereiche vom N+-Typ 5 separatin einem Oberflächenabschnittder dritten Schicht 3 angeordnet, die jeweils als SourceS32 und Drain D32 dienen. Die beiden Verunreinigungsdiffusionsbereiche vomN+-Typ 5 kontaktieren den Verunreinigungsdiffusionsbereichvom P-Typ 8. Die einem Gate G32 des INVFET 321 entsprechendeGateelektrode 7 ist auf dem Verunreinigungsdiffusionsbereichvom P-Typ 8 durch den Isolierfilm 6 ausgebildet.Die Gateelektrode 7 ist zwischen zwei N+-Diffusionsbereichen 5,d. h. der Source S32 und dem Drain D32 angeordnet. Ein Kanal C32des INVFET 321 ist im Oberflächenabschnitt der dritten Schicht 3 angeordnet.Insbesondere ist der Kanal C32 zwischen der Source S32 und dem DrainD32 angeordnet.
    [0070] Der Drain D32 des INVFET 321 istmit der Source S1 des V-JFET 20 verbunden. Außerdem ist dieSource S32 des INVFET 321 mit dem Gate G1 des V-JFET 20 verbunden.Somit wird der V-JFET 20 durch den INVFET 321 gesteuert.
    [0071] In der Vorrichtung 300 arbeitetder INVFET 321 im Normal-Aus-Betrieb, und der V-JFET 20 arbeitetim Normal-Ein-Betrieb.Daher arbeitet die durch eine Kombination des INVFET 321 unddes V-JFET 20 gebildete Vorrichtung 300 insgesamtals eine Vorrichtung mit drei Anschlüssen im Normal-Aus-Betrieb.Die Vorrichtung 300 wird durch einen einzigen Chip gebildet,der aus einem SiC-Substrat 10 besteht. Dementsprechendkönnenein Gehäusezur Unterbringung der Vorrichtung 300 minimiert und dieLeitungsverluste einer Verdrahtung in der Vorrichtung 300 verringertwerden. Außerdem kanndie Vorrichtung 300 bei hohen Temperaturen zufriedenstellendarbeiten. Weiterhin besitzt die Vorrichtung 300 einen einfachenAufbau, so daß dieHerstellungskosten der Vorrichtung 300 vergleichsweise geringsind. Außerdemist die Herstellungstoleranz der Vorrichtung 300 gering,und die Vorrichtung 300 besitzt eine hohe Leistungsfähigkeit.
    [0072] Das Verfahren zur Herstellung derVorrichtung 300 ist fast dasselbe wie das in den 7A bis 9B fürdie Vorrichtung 100 gezeigte. In dem in 8B gezeigten Prozeß werden der Verunreinigungsdiffusionsbereichvom N+-Typ 5 und der Verunreinigungsdiffusionsbereichvom P-Typ 8 jedochin der dritten Schicht 3 ausgebildet. Der Verunreinigungsbereich vomP-Typ 8 wird so ausgebildet, daß Verunreinigungen vom P-Typmäßig in einenvorbestimmten Bereich einer Oberfläche der Siliziumkarbidschicht 3 unterVerwendung der Ionenimplantation eingebracht werden. Der Verunreinigungsdiffusionsbereichvom P-Typ wird in der Oberflächeder dritten Schicht 3 angeordnet. Außerdem werden die Gateelektrode 7 undder Isolierfilm 6 zur Ausbildung des Gate G32 des INVFET 321 hinzugefügt. DasGate G32 entspricht dem Verunreinigungsdiffusionsbereich vom P-Typ 8.
    [0073] Die Abtrennung 90 wird inder dritten Schicht 3 angeordnet. Daher verhindert dieAbtrennung 90 eine gegenseitige Beeinflussung zwischendem V-JFET 20 und dem INVFET 321. Außerdem bedeckt derP+-Verunreinigungsdiffusionsbereich 4 fastden gesamten Bereich der Grenze zwischen der zweiten Schicht 2 undder dritten Schicht 3 mit Ausnahme des Kanals C1 des V-JFET 20.Daher trennt der P+-Diffusionsbereich 4 den zweitenBereich 32 von der zweiten Schicht 2. Dementsprechendwird ein im V-JFET 20 erzeugtes Rauschen daran gehindert,in den zweiten Bereich 32 einzudringen, so daß der imzweiten Bereich 32 angeordnete INVFET 321 vordem Rauschen geschütztist.
    [0074] Wie es in 13 gezeigt ist, arbeitet der INVFET 321 beieiner im Vergleich zum V-JFET 20 niedrigen Spannung. Insbesonderesteuert der bei der niedrigen Spannung arbeitende INVFET 321 den V-JFET 20,der eine hohe Spannungsfestigkeit und einen niedrigen Durchlasswiderstandaufweist. Somit besitzt die Vorrichtung 300 insgesamt einehohe Spannungsfestigkeit und kann leicht gesteuert werden. Außerdem istdie Vorrichtung 300 eine Vorrichtung mit drei Anschlüssen, dieeine hohe Leistungsfähigkeitbesitzt und im Normal-Aus-Betrieb arbeitet.
    [0075] (Modifikationen) Obwohl die Vorrichtung 100,die das in 2 gezeigteErsatzschaltbild aufweist, den L-JFET 21 enthält, kanndie Vorrichtung 100 an Stelle des L-JFET 21 denin 10 gezeigten ACCUFET 221 aufweisen.In diesem Fall besitzt der ACCUFET 221 die in 2 gezeigten Verbindungen, diesich von der in 11 gezeigtenVerbindungen unterscheidet. Somit besitzt die Vorrichtung 100 mit demACCUFET 221 eine hohe Leistungsfähigkeit und wird mit niedrigenKosten hergestellt.
    [0076] Außerdem kann, obwohl die Vorrichtung 100 mitdem L-JFET 21 mitdem in 6 gezeigten Si-MOSFET 40 gesteuertwird, die Vorrichtung 100, die den in 10 gezeigten ACCUFET 221 anstelle desL-JFET 21 aufweist, mit dem Si-MOSFET 40 gesteuertwerden. In diesem Fall besitzt der ACCUFET 121 die in 6 gezeigte Verdrahtung,die sich von der in 11 gezeigtenVerdrahtung unterscheidet. Somit wird die Gesamtschaltung in derVorrichtung 100, die den ACCUFET 221 mit dem Si-MOSFET 40 enthält, minimiert.
    [0077] Obwohl die Vorrichtung 200,die das Ersatzschaltbild der 11 aufweist,den ACCUFET 221 enthält,kann die Vorrichtung 200 anstelle des ACCUFET 221 denin 1 gezeigten L-JFET 21 aufweisen.In diesem Fall besitzt der L-JFET 21 die in 11 gezeigte Verdrahtung,die sich von der in 2 gezeigtenVerdrahtung unterscheidet. Somit besitzt die Vorrichtung 200 mitdem L-JFET 21 eine hohe Leistungsfähigkeit und wird mit geringenKosten hergestellt. In diesem Fall müssen das Gate G2 des L-JFET 21 unddas Gate G1 des V-JFET 20 voneinander getrennt sein. Daherwird der Verunreinigungsdiffusionsbereich vom P+-Typ 4 nichteinstückig wiebei der Vorrichtung 100 der 1 ausgebildet, sondernes werden ein Teil des dem V-JFET 20 entsprechendenVerunreinigungsdiffusionsbereiches vom P+-Typ 4 undder andere Teil des dem L-JFET 21 entsprechenden Verunreinigungsdiffusionsbereiches vomP+-Typ 4 voneinander getrennt.
    [0078] Obwohl die Vorrichtung 300,die das Ersatzschaltbild der 13 aufweist,den INVFET 321 enthält,kann die Vorrichtung 300 anstelle des INVFET 321 denin 1 gezeigten L-JFETaufweisen. In diesem Fall besitzt der L-JFET 21 die in 13 gezeigte Verdrahtung, die sich vonder in 2 gezeigten Verdrahtungunterscheidet. Somit besitzt die Vorrichtung 300 mit demL-JFET 21 eine hohe Leistungsfähigkeit und wird mit geringenKosten hergestellt. In diesem Fall müssen das Gate G2 des L-JFET 21 unddas Gate G2 des V-JFET 20 voneinander getrennt werden.Daher wird der Verunreinigungsdiffusionsbereich vom P+-Typ 4 nichtwie bei der Vorrichtung 100 der 1 einstückig ausgebildet, sondern eswerden ein Teil des Verunreinigungsdiffusionsbereiches vom P+-Typ 4, der dem V-JFET 20 entspricht,und der andere Teil des Verunreinigungsdiffusionsbereiches vom P+-Typ 4, der dem L-JFET 21 entspricht,voneinander getrennt.
    [0079] Obwohl die Abtrennung 90 inden Vorrichtungen 100, 200, 300 in derdritten Schicht ausgebildet ist, kann die Abtrennung 90 weggelassenwerden, wenn sich der V-JFET 20 und der L-JFET 21,der ACCUFET 221 oder der INVFET 321 im wesentlichen nichtgegenseitig beeinflussen.
    [0080] Obwohl der P+-Verunreinigungsdiffusionsbereich 4 inden Vorrichtungen 100, 200, 300 fastden gesamten Bereich der Grenze zwischen der zweiten Schicht 2 undder dritten Schicht 3 mit Ausnahme des Kanals C1 des V-JFET 20 bedeckt,kann der P+-Verunreinigungsdiffusionsbereich 4 teilweiseausgebildet sein (d. h. der Bereich 4 wird nicht benötigt, um dengesamten Bereich zu bedecken), wenn sich der V-JFET 20 undder L-JFET 21, der ACCUFET 221 oder der INVFET 321 imwesentlichen nicht beeinflussen.
    [0081] Derartige Änderungen und Modifikationen liegeninnerhalb des Bereiches der vorliegenden Erfindung, die in den zugehörigen Ansprüche definiert ist.
    权利要求:
    Claims (19)
    [1] Halbleitervorrichtung, die aufweist: einenersten Feldeffekttransistor (20), der eine Source (S1)und ein Gate (G1) enthältund in einem Siliziumkarbidsubstrat (10) angeordnet ist,und einen zweiten Feldeffekttransistor (21), der einen Drain(D2) und ein Gate (G2) enthältund im Substrat (10) angeordnet ist, wobei der Drain(D2) des zweiten Feldeffekttransistors (21) mit der Source(S1) des ersten Feldeffekttransistors (20) verbunden ist,und wobei das Gate (G2) des zweiten Feldeffekttransistors (21)mit dem Gate (G1) des ersten Feldeffekttransistors (20)verbunden ist.
    [2] Vorrichtung nach Anspruch 1, die außerdem aufweist: einenMetalloxid-Halbleiterfeldeffekttransistor (40), der einenDrain (D3) und eine Source (S3) enthält und in einem Siliziumsubstratangeordnet ist, wobei der zweite Feldeffekttransistor (21)außerdem eineSource (S2) enthält, wobeider Drain (D3) des Metalloxid-Halbleiterfeldeffekttransistors(40) mit der Source (S2) des zweiten Feldeffekttransistors(21) verbunden ist, und wobei die Source (S3) desMetalloxid-Halbleiterfeldeffekttransistorsmit dem Gate (G2) des zweiten Feldeffekttransistors (21)verbunden ist.
    [3] Vorrichtung nach Anspruch 2, wobei der Metalloxid-Halbleiterfeldeffekttransistor(40) in einen Ein-Zustand übergeht,wenn an das Gate (G3) des Metalloxid-Halbleiterfeldeffekttransistors (40)eine Gatespannung in einem Bereich zwischen 5 Volt und 10 Volt angelegtwird.
    [4] Halbleitervorrichtung, die aufweist: einen erstenFeldeffekttransistor (20), der eine Source (S1) und einGate (G1) enthältund in einem Siliziumkarbidsubstrat (10) angeordnet ist,und einen zweiten Feldeffekttransistor (221, 321),der einen Drain (D22, D32) und eine Source (522, D32) enthält und indem Substrat (10) angeordnet ist, wobei der Drain(D22, D32) des zweiten Feldeffekttransistors (221, 321)mit der Source (S1) des ersten Feldeffekttransistors (20)verbunden ist, und wobei die Source (522, S32) deszweiten Feldeffekttransistors (221, 321) mit demGate (G1) des ersten Feldeffekttransistors (20) verbundenist.
    [5] Vorrichtung nach einem der Ansprüche 1 bis 3, wobei das Substrat(10) enthält: eineerste Schicht (1) aus Siliziumkarbid, die stark mit einerersten Verunreinigung eines ersten Leitungstyps dotiert ist, einezweite Schicht (2) aus Siliziumkarbid, die leicht mit derersten Verunreinigung dotiert ist, und eine dritte Schicht(3) aus Siliziumkarbid, die mäßig mit der ersten Verunreinigungdotiert ist, wobei die zweite Schicht (2) auf derersten Schicht (1) angeordnet ist, und die dritte Schicht(3) auf der zweiten Schicht (2) angeordnet ist, wobeidas Substrat (10) außerdementhält: einenersten Verunreinigungsdiffusionsbereich (5), der starkmit der ersten Verunreinigung dotiert ist, und einen zweitenVerunreinigungsdiffusionsbereich (4), der stark mit einerzweiten Verunreinigung eines zweiten Leitungstyps dotiert ist, wobeider zweite Verunreinigungsdiffusionsbereich (4) in derzweiten Schicht (2) in der Nähe einer Grenze zwischen derzweiten Schicht (2) und der dritten Schicht (3)angeordnet ist und einen vorbestimmten Bereich der Grenze bedeckt, wobeidie dritte Schicht (3) erste, zweite und dritte Oberflächenabschnitteenthältund der erste Verunreinigungsdiffusionsbereich (5) in jederder ersten, zweiten und dritten Oberflächenabschnitte der dritten Schicht(3) angeordnet ist, wobei der erste Feldeffekttransistor(20) ein vertikaler Sperrschicht-Feldeffekttransistor ist,der die Source (S1), das Gate (G1), einen Drain (Dl) und einen Kanal (Cl)aufweist, wobei die Source (S1) des ersten Feldeffekttransistors(20) der im ersten Oberflächenabschnitt angeordnete ersteVerunreinigungsdiffusionsbereich (5) ist, der Drain (D1)des ersten Feldeffekttransistors (20) die erste Schicht(1) ist, das Gate (G1) des ersten Feldeffekttransistors(20) der zweite Verunreinigungsdiffusionsbereich (4)ist und der Kanal (C1) des ersten Feldeffekttransistors (20)ein Teil der zweiten Schicht (2) in der Nähe der Grenzezwischen der zweiten Schicht (2) und der dritten Schicht(3) ist, wobei der Teil der zweiten Schicht (2)nicht von dem zweiten Verunreinigungsdiffusionsbereich (4)bedeckt ist, wobei der zweite Feldeffekttransistor (21)ein lateraler Sperrschicht-Feldeffekttransistor ist, der eine Source(S2), das Gate (G2), den Drain (D2) und einen Kanal (C2) aufweist, wobeidie Source (S2) des zweiten Feldeffektransistors (21) derim zweiten Oberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich (5) ist,der Drain (D2) des zweiten Feldeffekttransistors (21) derin dem dritten Oberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich (5) ist,das Gate (G2) des zweiten Feldeffekttransistors (21) derzweite Verunreinigungsdiffusionsbereich (4) ist und derKanal (C2) des zweiten Feldeffekttransistors (21) die dritteSchicht (3) ist, und wobei der zweite Oberflächenabschnittvom dritten Oberflächenabschnittgetrennt ist.
    [6] Vorrichtung nach Anspruch 4, wobei das Substrat (10)enthält: eineerste Schicht (1) aus Siliziumkarbid, die stark mit einerersten Verunreinigung eines ersten Leitungstyps dotiert ist, einezweite Schicht (2) aus Siliziumkarbid, die leicht mit derersten Verunreinigung dotiert ist, und eine dritte Schicht(3) aus Siliziumkarbid, die mäßig mit der ersten Verunreinigungdotiert ist, wobei die zweite Schicht (2) auf derersten Schicht (1) angeordnet ist, und die dritte Schicht(3) auf der zweiten Schicht (2) angeordnet ist, wobeidas Substrat (10) außerdementhält: einenersten Verunreinigungsdiffusionsbereich (5), der starkmit der ersten Verunreinigung dotiert ist, und einen zweitenVerunreinigungsdiffusionsbereich (4), der stark mit einerzweiten Verunreinigung eines zweiten Leitungstyps dotiert ist, wobeider zweite Verunreinigungsdiffusionsbereich (4) in derzweiten Schicht (2) in der Nähe einer Grenze zwischen derzweiten Schicht (2) und der dritten Schicht (3)angeordnet ist und einen vorbestimmten Bereich der Grenze bedeckt, wobeidie dritte Schicht (3) erste, zweite und dritte Oberflächenabschnitteaufweist, und der erste Verunreinigungsdiffusionsbereich (5)in jedem der ersten, zweiten und dritten Oberflächenabschnitte der drittenSchicht (3) angeordnet ist, wobei der erste Feldeffekttransistor(20) ein vertikaler Sperrschicht-Feldeffekttransistor ist,der die Source (S1), das Gate (G1), einen Drain (D1) und einen Kanal(Cl) aufweist, wobei die Source (S1) des ersten Feldeffekttransistors(20) der im ersten Oberflächenabschnitt angeordnete ersteVerunreinigungsdiffusionsbereich (5) ist, der Drain (D1)des ersten Feldeffekttransistors (20) die erste Schicht(1) ist, das Gate (G1) des ersten Feldeffekttranssistors(20) der zweite Verunreinigungsdiffusionsbereich (4)ist und der Kanal (C1) des ersten Feldeffekttransistors (20)ein Teil der zweiten Schicht (2) in der Nähe der Grenzezwischen der zweiten Schicht (2) und der dritten Schicht(3) ist, wobei der Teil der zweiten Schicht (2)nicht vom zweiten Verunreinigungsdiffusionsbereich (4)bedeckt ist, wobei der zweite Feldeffekttransistor (221)ein lateraler Anreicherungs-Feldeffekttransistor ist, der die Source(S22), ein Gate (G22), den Drain (D22) und einen Kanal (C22) aufweist, wobeidie Source (S22) des zweiten Feldeffekttransistors (221)der im zweiten Oberflächenabschnitt angeordneteerste Verunreinigungsdiffusionsbereich (5) ist, der Drain(D22) des zweiten Feldeffekttransistors (221) der im drittenOberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich (5) ist,das Gate (G22) des zweiten Feldeffekttransistors (221)durch eine Elektrode (7) gebildet wird, die auf der drittenSchicht (3) durch einen Isolierfilm (6) und zwischenden zweiten und dritten Oberflächenabschnittenangeordnet ist, und der Kanal (C22) des zweiten Feldeffekttransistors(221) die dritte Schicht (3) ist, und wobeider zweite Oberflächenabschnittvom dritten Oberflächenabschnittgetrennt ist.
    [7] Vorrichtung nach Anspruch 4, wobei das Substrat (10)enthält: eineerste Schicht (1) aus Siliziumkarbid, die stark mit einerersten Verunreinigung eines ersten Leitungstyps dotiert ist, einezweite Schicht (2) aus Siliziumkarbid, die leicht mit derersten Verunreinigung dotiert ist, und eine dritte Schicht(3) aus Siliziumkarbid, die mäßig mit der ersten Verunreinigungdotiert ist, wobei die zweite Schicht (2) auf derersten Schicht (1) angeordnet ist, und die dritte Schicht(3) auf der zweiten Schicht (2) angeordnet ist, wobeidas Substrat (10) außerdementhält: einenersten Verunreinigungsdiffusionsbereich (5), der starkmit der ersten Verunreinigung des ersten Leitungstyps dotiert ist, einenzweiten Verunreinigungsdiffusionsbereich (4), der starkmit einer zweiten Verunreinigung eines zweiten Leitungstyps dotiertist, und einen dritten Verunreinigungsdiffusionsbereich (8), dermäßig mitder zweiten Verunreinigung dotiert ist, wobei der zweite Verunreinigungsdiffusionsbereich (4)in der zweiten Schicht (2) in der Nähe einer Grenze zwischen derzweiten Schicht (2) und der dritten Schicht (3)angeordnet ist und einen vorbestimmten Bereich der Grenze bedeckt, wobeidie dritte Schicht (3) erste, zweite und dritte Oberflächenabschnitteaufweist und der dritte Verunreinigungsdiffusionsbereich (8)in einem vierten Oberflächenabschnittder dritten Schicht (3) angeordnet ist, wobei dererste Verunreinigungsdiffusionsbereich (5) in jedem derersten, zweiten und dritten Oberflächenabschnitte der drittenSchicht (3) angeordnet ist, wobei der erste Feldeffekttransistor(20) ein vertikaler Sperrschicht-Feldeffekttransistor ist,der die Source (S1), das Gate (G1), einen Drain (D1) und einen Kanal(C1) aufweist, wobei die Source (S1) des ersten Feldeffekttransistors(20) der im ersten Oberflächenabschnitt angeordnete ersteVerunreinigungsdiffusionsbereich (5) ist, der Drain (D1)des ersten Feldeffekttransistors (20) die erste Schicht(1) ist, das Gate (G1) des ersten Feldeffekttransistors(20) der zweite Verunreinigungsdiffusionsbereich (4)ist und der Kanal (C1) des ersten Feldeffekttransistors (20)ein Teil der zweiten Schicht (2) in der Nähe der Grenzezwischen der zweiten Schicht (2) und der dritten Schicht(3) ist, wobei der Teil der zweiten Schicht (2)nicht mit dem zweiten Verunreinigungsdiffusionsbereich (4)bedeckt ist, wobei der zweite Feldeffekttransistor (321)ein lateraler inverser Feldeffekttransistor ist, der die Source (S32),ein Gate (G32), den Drain (D32) und einen Kanal (C32) aufweist, wobeidie Source (S32) des zweiten Feldeffekttransistors (321)der im zweiten Oberflächenabschnitt angeordneteerste Verunreinigungsdiffusionsbereich (5) ist, der Drain(D32) des zweiten Feldeffekttransistors (321) der im drittenOberflächenabschnittangeordnete erste Verunreinigungsdiffusionsbereich (5) ist,das Gate (G32) des zweiten Feldeffekttransistors (321)durch eine Elektrode (7) gebildet wird, die auf dem drittenVerunreinigungsdiffusionsbereich (8) durch einen Isolierfilm(6) und zwischen den zweiten und dritten Oberflächenabschnittenangeordnet ist, und der Kanal (C32) des zweiten Feldeffekttransistors(321) der dritte Verunreinigungsdiffusionsbereich (8)ist, und wobei der zweite Oberflächenabschnitt vom dritten Oberflächenabschnittgetrennt ist und die zweiten und dritten Oberflächenabschnitte den drittenVerunreinigungsdiffusionsbereich (8) kontaktieren.
    [8] Vorrichtung nach Anspruch 5, die außerdem aufweist: eineAbtrennung (90), die in der dritten Schicht (3) angeordnetist und den zweiten Verunreinigungsdiffusionsbereich (4)erreicht, wobei die Abtrennung (90) die dritte Schicht(3) in einen ersten Teil (31) und einen zweitenTeil (32) unterteilt, und wobei die Source (S1) desersten Feldeffekttransistors (20) im ersten Teil (31)angeordnet ist und der zweite Feldeffekttransistor (21)im zweiten Teil (32) angeordnet ist.
    [9] Vorrichtung nach Anspruch 8, wobei der zweiteVerunreinigungsdiffusionsbereich (4) fast den gesamtenBereich der Grenze zwischen der zweiten Schicht (2) undder dritten Schicht (3) mit Ausnahme des Kanals (C1) desersten Feldeffekttransistors (20) bedeckt, und wobeider zweite Verunreinigungsdiffusionsbereich (4) den zweitenTeil (32) und die zweite Schicht (2) trennt.
    [10] Verfahren zur Herstellung einer Halbleitervorrichtung(100, 200, 300), die einen lateralenFeldeffekttransistor (21, 221, 321) undeinen vertikalen Sperrschicht-Feldeffekttransistor (20)enthält,die in einem Siliziumkarbidsubstrat (10) integriert sind,das die folgenden Schritte aufweist: Vorbereiten einer erstenSchicht (1) aus Siliziumkarbid, die stark mit einer erstenVerunreinigung eines ersten Leitungstyps dotiert wird, wobei dieerste Schicht (1) als Drain (D1) des Sperrschicht-Feldeffekttransistors(20) ausgebildet wird, Ausbilden einer zweiten Schicht(2) auf der ersten Schicht (1), wobei die zweiteSchicht (2) aus Siliziumkarbid erstellt wird und leichtmit der ersten Verunrei nigung dotiert und als ein Kanal (C1) desSperrschicht-Feldeffekttransistors(20) ausgebildet wird, Ausbilden eines zweiten Verunreinigungsdiffusionsbereichs(4), der stark mit einer zweiten Verunreinigung eines zweitenLeitungstyps dotiert wird, in einem vorbestimmten Oberflächenabschnittder zweiten Schicht (2) angeordnet und als ein Gate (G1)des Sperrschicht-Feldeffekttransistors(20) ausgebildet wird, Ausbilden einer dritten Schicht(3) aus Siliziumkarbid, die mäßig mit der ersten Verunreinigungdotiert und auf der zweiten Schicht (2) und dem zweitenVerunreinigungsdiffusionsbereich (4) angeordnet wird, und Ausbildeneines ersten Verunreinigungsdiffusionsbereichs (5), derstark mit der ersten Verunreinigung dotiert wird, in jedem der ersten,zweiten und dritten Oberflächenabschnitteder dritten Schicht (3) angeordnet und jeweils als eineSource (S1) des Sperrschicht-Feldeffekttransistors(20), eine Source (S2, 522, S32) und einen Drain (D2, D22,D32) des lateralen Feldeffekttransistors (21, 221, 321)ausgebildet wird.
    [11] Verfahren nach Anspruch 10, das außerdem dieSchritte aufweist: Ausbilden einer Abtrennung (90),die in der dritten Schicht (3) angeordnet wird und denzweiten Verunreinigungsdiffusionsbereich (4) erreicht, wobeidie Abtrennung (90) die dritte Schicht (3) ineinen ersten Teil (31) und einen zweiten Teil (32)unterteilt, und wobei die Source (S1) des Sperrschicht-Feldeffekttransistors(20) im ersten Teil (31) angeordnet und der lateraleFeldeffekttransistor (21, 221, 321) im zweitenTeil (32) angeordnet wird.
    [12] Verfahren nach Anspruch 11, wobei der Schritt desAusbildens der Abtrennung (90) die Schritte enthält: Ausbildeneines Grabens (9t) in der dritten Schicht (3),der den zweiten Verunreinigungsdiffusionsbereich (4) erreicht,und Ausbilden eines Isolierfilms (9) auf einer Seitenwand desGrabens (9t).
    [13] Verfahren nach einem der Ansprüche 10 bis 12, wobei der zweiteVerunreinigungsdiffusionsbereich (4) fast den gesamtenBereich des vorbestimmten Oberflächenabschnittsder zweiten Schicht (2) mit Ausnahme des Kanals (C1) desSperrschicht-Feldeffekttransistors (20) bedeckt.
    [14] Verfahren nach einem der Ansprüche 10 bis 13, wobei derlaterale Feldeffekttransistor (21) ein lateraler Sperrschicht-Feldeffekttransistorist, der ein Gate (G2) und einen Kanal (C2) aufweist, und wobeidas Gate (G2) des lateralen Feldeffekttransistors (21)der zweite Verunreinigungsdiffusionsbereich (4) und derKanal (C2) des lateralen Feldeffekttransistors (21) diedritte Schicht (3) ist.
    [15] Verfahren nach Anspruch 14, wobei der Drain(D2) des lateralen Feldeffekttransistors (21) mit der Source(S1) des Sperrschicht-Feldeffekttransistors(20) verbunden ist, und wobei das Gate (G2) des lateralenFeldeffekttransistors (21) mit dem Gate (G1) des Sperrschicht-Feldeffekttransistors(20) verbunden ist.
    [16] Verfahren nach einem der Ansprüche 10 bis 13, wobei derlaterale Feldeffekttransistor (221) ein lateraler Anreichungs-Feldeffekttransistorist, der ein Gate (G22) und einen Kanal (C22) aufweist, und wobeidas Gate (G22) des lateralen Feldeffekttransistors (221)durch eine Elektrode (7) gebildet wird, die auf der drittenSchicht (3) durch einen Isolierfilm (6) und zwischender Source (S22) und dem Drain (D22) des lateralen Feldeffekttransistors(221) angeordnet ist, und der Kanal (C22) des lateralenFeldeffekttransistors (221) die dritte Schicht (3)ist.
    [17] Verfahren nach Anspruch 16, wobei der Drain(D22) des lateralen Feldeffekttransistors (221) mit derSource (S1) des Sperrschicht-Feldeffekttransistors(20) verbunden ist, und wobei die Source (S22) deslateralen Feldeffekttransistors (221) mit dem Gate (G1)des Sperrschicht-Feldeffekttransistors(20) verbunden ist.
    [18] Verfahren nach einem der Ansprüche 10 bis 13, das außerdem dieSchritte aufweist: Ausbilden eines dritten Verunreinigungsdiffusionsbereichs(8), der mäßig mitder zweiten Verunreinigung dotiert und in einem vierten Oberflächenabschnittder dritten Schicht (3) angeordnet wird, wobei derlaterale Feldeffekttransistor (321) ein lateraler inverserFeldeffekttransistor ist, der ein Gate (G32) und einen Kanal (C32)aufweist, und wobei das Gate (G32) des lateralen Feldeffekttransistors(321) durch eine Elektrode (7) gebildet wird, dieauf dem dritten Verunreinigungsdiffusionsbereich (8) durcheinen Isolierfilm (6) und zwischen der Source (S32) unddem Drain (D32) des lateralen Feldeffekttransistors (321)angeordnet ist, und der Kanal (C32) des lateralen Feldeffekttransistors(321) der dritte Verunreinigungsdiffusionsbereich (8)ist.
    [19] Verfahren nach Anspruch 18, wobei der Drain(D32) des lateralen Feldeffekttransistors (321) mit derSource (S1) des Sperrschicht-Feldeffekttransistors(20) verbunden ist, und wobei die Source (S32) deslateralen Feldeffekttransistors (321) mit dem Gate (G1)des Sperrschicht-Feldeffekttransistors(20) verbunden ist.
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